Integrated Capacitor Array Matching Characterization.

Posch, Werner ; Seebacher, Ehrenfried

In: IEEE Transactions on Semiconductor Manufacturing, Jg. 25 (2012-08-01), Heft 3, S. 331-338

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A novel characterization methodology for integrated capacitor array mismatch determination is presented. The circuit allows multiplexed biasing of 20 capacitor units and the selection of a specific array on chip. Information about the spatial matching behavior is provided for an entire poly-Si capacitor array, where the relevant parameters are the standard deviations \mmb\sigma(\DeltaC\bf i/C) and the offsets \mu (\DeltaC\bf i/C) of units i. The circuit design and the measurement strategy are discussed in detail. Furthermore, the measurement reproducibility is determined quantitatively and correlations introduced by the extraction method are investigated. The corresponding test chips were successfully realized in 0.35- and 0.18-\mum standard CMOS technologies. Results for the poly-Si capacitor array (0.35-\mum technology) are presented in this paper. [ABSTRACT FROM PUBLISHER]

Titel:	Integrated Capacitor Array Matching Characterization.
Autor/in / Beteiligte Person:	Posch, Werner ; Seebacher, Ehrenfried
Link:	Volltext
Zeitschrift:	IEEE Transactions on Semiconductor Manufacturing, Jg. 25 (2012-08-01), Heft 3, S. 331-338
Veröffentlichung:	2012
Medientyp:	academicJournal
ISSN:	0894-6507 (print)
DOI:	10.1109/TSM.2012.2202791
Schlagwort:	INTEGRATED circuit design CAPACITORS GATE array circuits ELECTRIC potential measurement SILICON COMPLEMENTARY metal oxide semiconductors SWITCHING circuits INTEGRATED circuit design * CAPACITORS * GATE array circuits * ELECTRIC potential measurement * SILICON * COMPLEMENTARY metal oxide semiconductors *
Sonstiges:	Nachgewiesen in: Academic Search Index Sprachen: English

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