Projektiranje djelitelja frekvencije i fazno-frekvencijskog detektora u 180 nm CMOS tehnologiji
2020
Online
unknown
Zugriff:
Tema ovog rada je projektiranje djelitelja frekvencije (FDIV) i fazno-frekvencijskog detektora (PFD). Oba sklopa dio su fazno sinkronizirane petlje (eng. phase-locked loop). U PLL-u se nalaze još: nabojska pumpa, niskopropusni filter, naponski upravljani oscilator, razvodnik niova i regulator radnog omjera. Glavna zadaća PLL-a je dobivanje stabilne izlazne frekvencije. Na ulaz PLL-a potrebno je dovesti stabilnu referentnu frekvenciju iznosa f_{REF} = 2 MHz. Izlazna frekvencija iznosi f_{VCO} = 20 MHz. Sklop FDIV nalazi se u negativnoj povratnoj vezi gdje se izlazna frekvencija dijeli brojem 10 i iznosi f_{FDIV} = 2 MHz. Sklop FDIV je sinkroni djelitelj i sastavljen je od D flip-flop bistabila. FDIV dijeli frekvenciju u dva stupnja: prvo brojem 2 i zatim brojem 5. Signal FDIV se potom uspoređuje s referetnom frekvencijom u sklopu PFD. PFD će na svome izlazu producirati signal pogreške koji upravlja nabojskom pumpom. Ako signal FDIV prethodi signalu FREF onda će sklop PFD na svom izlazu producirati šire dwn impulse. Nabojska pumpa će prazniti kondenzator niskopropusnog filtra zbog čega kontrolni napon V_{CTRL} i izlazna frekvencija iz sklopa VCO padaju čime se smanjuje razlika u fazi ulaznih signala. Suprotno, ako signal FREF prethodi, up impulsi će biti širi i kondenzator niskopropusnog filtra će se nabijati te će izlazna frekvencija porasti. Svi sklopovi PLL-a imaju signal za mirovanje (eng. power down). Kada je signal pd u visokoj razini svi sklopovi ne rade, odnosno struja potrošnje smanjena je 2,7 puta za sklop FDIV i 6,58 puta za sklop PFD. Kako bi se provjerila ispravnost rada sklopova PFD i FDIV u minimalnim, nominalnim i maksimalnim uvjetima provedene su tranzijentne analize. Potrebno je simulirati sklopove za različite iznose temperature i napona napajanja te provjeriti jesu li vremena kašnjenja izlaznih signala prevelika. Na kraju projektiranja provedene su top level simulacije cijelog PLL-a. This thesis is focused on designing frequency divider (FDIV) and phase-frequency detector (PFD). Both circuits are part of a circuit called phase-locked loop (PLL). PLL also contains other circuits which are: charge pump, lowpass filter, voltage controlled oscillator, level shifter and duty-cycle control. Generating stable output frequency is the main purpose of a PLL. Its input signal must have a stable frequency of f_{REF} = 2 MHz. The output frequency is f_{REF} = 20 MHz. FDIV is located in the negative feedback where the output frequency f_{VCO} is divided by 10 and becomes f_{FDIV} = 2 MHz. FDIV is a synchronous divider and consists of D flip-flops. The division of the output frequency takes place in two stages: first by 2 and then by 5. The output signal from FDIV is afterwards compared with the reference signal FREF in the PFD. The PFD produces an error signal which controls the charge pump. If the signal FDIV precedes the signal FREF, PFD will generate wider $dwn$ pulses. The charge pump will thus discharge the capacitor located in the lowpass filter and both the control voltage V_{CTRL} and the output frequency f_{VCO} will drop. This results in a smaller phase difference between input signals FDIV and FREF. Conversely, if the input signal FREF precedes the signal FDIV, up pulses will be wider, so the capacitor is being charged, which means that the output frequency rises. All circuits in the PLL have a pd (power down) signal. When this signal is in high state, all circuits stop working, i.e. consumption current is 2,7 times smaller than normal for FDIV and 6,58 times smaller for PFD. The fuctionality of the circuits PFD and FDIV needs to be tested in minimum, nominal and maximum working conditions. That includes simulations for different values of temperature and supply voltage, because output signals should not have a too long delay time. After the design process, top level simulations of the whole PLL are performed.
Titel: |
Projektiranje djelitelja frekvencije i fazno-frekvencijskog detektora u 180 nm CMOS tehnologiji
|
---|---|
Autor/in / Beteiligte Person: | Fogec, Tin ; Barić, Adrijan |
Link: | |
Veröffentlichung: | 2020 |
Medientyp: | unknown |
Schlagwort: |
|
Sonstiges: |
|