Performance Analysis of Voltage-Scaled Static and Dynamic CMOS Circuits

Chandel, Rajeevan ; Khanna, Gargi ; et al.

In: Journal of Nanoelectronics and Optoelectronics, Jg. 3 (2008-07-01), S. 171-176

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The performance parameters viz. power, delay and area for static and dynamic CMOS circuits are investigated, to analyze their suitability in VLSI circuits in this paper. Model has been developed for static and dynamic inverter performance. The effects of voltage, technology scaling and device dimensions are studied. The results are simulated in SPICE for scaled-supply voltages in 1.25 μm and 130 nm CMOS technology nodes. A concise approach for CMOS static and dynamic circuit performance analysis is developed. An appropriate choice of logic along with voltage-scaling can lead to the design of high performance, low-power VLSI chips.

Titel:	Performance Analysis of Voltage-Scaled Static and Dynamic CMOS Circuits
Autor/in / Beteiligte Person:	Chandel, Rajeevan ; Khanna, Gargi ; Nataraj, Y.
Link:	View record in OpenAIRE (Volltext) https://doi.org/10.1166/jno.2008.210
Zeitschrift:	Journal of Nanoelectronics and Optoelectronics, Jg. 3 (2008-07-01), S. 171-176
Veröffentlichung:	American Scientific Publishers, 2008
Medientyp:	unknown
ISSN:	1555-1318 (print) ; 1555-130X (print)
DOI:	10.1166/jno.2008.210
Schlagwort:	Very-large-scale integration Computer science Hardware_PERFORMANCEANDRELIABILITY Integrated circuit Electronic, Optical and Magnetic Materials law.invention Integrated injection logic CMOS law Low-power electronics Hardware_INTEGRATEDCIRCUITS Electronic engineering Inverter Electrical and Electronic Engineering Low voltage Hardware_LOGICDESIGN Electronic circuit
Sonstiges:	Nachgewiesen in: OpenAIRE

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