MOS device conductance modelling technique for an accurate and efficient mixed-mode simulation of CMOS circuits

Teng Kiat Lee ; Samudra, Ganesh S.

In: Electronics Letters, Jg. 32 (1996), S. 264-264

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A new technique for modelling the conductance of an MOS device for the electrical logic simulation (the Elogic algorithm) of CMOS circuits is proposed. The technique is general and applicable to any analytic device current model. The Elogic algorithm allows the representation of a logic transition using a finite number of voltage steps and calculates time for each transition between the adjacent voltage steps. The examples show that the new technique can correctly predict a complete electrical waveform with a large voltage step of 1 V to yield at least an order of magnitude computational time advantage over the circuit simulation.

Titel:	MOS device conductance modelling technique for an accurate and efficient mixed-mode simulation of CMOS circuits
Autor/in / Beteiligte Person:	Teng Kiat Lee ; Samudra, Ganesh S.
Link:	View record in OpenAIRE (Volltext) https://doi.org/10.1049/el:19960103
Zeitschrift:	Electronics Letters, Jg. 32 (1996), S. 264-264
Veröffentlichung:	Institution of Engineering and Technology (IET), 1996
Medientyp:	unknown
ISSN:	0013-5194 (print)
DOI:	10.1049/el:19960103
Schlagwort:	Pass transistor logic Computer science Depletion-load NMOS logic Logic simulation Logic family Hardware_PERFORMANCEANDRELIABILITY Logic level Resistor–transistor logic Integrated injection logic CMOS Logic gate Hardware_INTEGRATEDCIRCUITS Electronic engineering Electrical and Electronic Engineering Pull-up resistor Electronic circuit Voltage Logic optimization
Sonstiges:	Nachgewiesen in: OpenAIRE Rights: OPEN

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