A 9.95 to 11.1Gb/s XFP transceiver in 0.13/spl mu/m CMOS

Dalton, Declan M. ; Hilton, Barry ; et al.

In: 2006 IEEE International Solid State Circuits Conference - Digest of Technical Papers, 2006

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A 9.95 to 11.1 Gb/s transceiver in 0.13mum CMOS for XFP modules is presented. The CDR uses a dual-loop DLL/PLL to exceed SONET jitter specifications. A half-rate binary phase detector with a 2:1 serializer implements full-rate I/O. Dispersion jitter from 9.5 inches of FR4 is equalized resulting in random jitter(rms) under 4mUI. Power consumption is 800mW

Titel:	A 9.95 to 11.1Gb/s XFP transceiver in 0.13/spl mu/m CMOS
Autor/in / Beteiligte Person:	Dalton, Declan M. ; Hilton, Barry ; Selvanayagam, Sivanendra ; Devito, Lawrence M. ; Evans, Eric ; Hitchcox, D. ; Kwok, Terence ; Murat Hayri Eskiyerli ; Mcquilkin, Chris ; Kenney, Jack ; Mulcahy, Daniel ; Shepherd, P. ; Titus, Ward S. ; Reddy, Viswabharath
Link:	View record in OpenAIRE (Volltext) https://doi.org/10.1109/isscc.2006.1696127
Zeitschrift:	2006 IEEE International Solid State Circuits Conference - Digest of Technical Papers, 2006
Veröffentlichung:	IEEE, 2006
Medientyp:	unknown
DOI:	10.1109/isscc.2006.1696127
Schlagwort:	Phase-locked loop Physics XFP transceiver CMOS Synchronous optical networking Electronic engineering Serializer Transceiver Phase detector Jitter
Sonstiges:	Nachgewiesen in: OpenAIRE

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