nMOS Transistor Location Adjustment for N-Hit Single-Event Transient Mitigation in 65-nm CMOS Bulk Technology

Zhenyu, Wu ; Chen, Shuming

In: IEEE Transactions on Nuclear Science, Jg. 65 (2018), S. 418-425

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Heavy-ion experiments demonstrated that reducing the distance between nMOS transistor and n-well can reduce N-hit (i.e., hit nMOS transistor) single-event transient (SET) pulsewidth. This principle can be applied for radiation-harden-by-design standard cell design without any area overhead. TCAD simulations indicated that the guard drain effect of the n-well and the enhanced restore current of pMOS transistor are responsible for the N-hit SET pulsewidth reduction.

Titel:	nMOS Transistor Location Adjustment for N-Hit Single-Event Transient Mitigation in 65-nm CMOS Bulk Technology
Autor/in / Beteiligte Person:	Zhenyu, Wu ; Chen, Shuming
Link:	View record in OpenAIRE (Volltext) Volltext https://doi.org/10.1109/tns.2017.2783935
Zeitschrift:	IEEE Transactions on Nuclear Science, Jg. 65 (2018), S. 418-425
Veröffentlichung:	Institute of Electrical and Electronics Engineers (IEEE), 2018
Medientyp:	unknown
ISSN:	1558-1578 (print) ; 0018-9499 (print)
DOI:	10.1109/tns.2017.2783935
Schlagwort:	010302 applied physics Standard cell Nuclear and High Energy Physics Materials science 010308 nuclear & particles physics business.industry Transistor ComputerApplications_COMPUTERSINOTHERSYSTEMS Hardware_PERFORMANCEANDRELIABILITY 01 natural sciences law.invention PMOS logic Nuclear Energy and Engineering CMOS law 0103 physical sciences MOSFET Hardware_INTEGRATEDCIRCUITS Optoelectronics Electric potential Electrical and Electronic Engineering business NMOS logic Hardware_LOGICDESIGN
Sonstiges:	Nachgewiesen in: OpenAIRE Rights: CLOSED

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