Modeling and Understanding of External Latchup in CMOS Technologies—Part II: Minority Carrier Collection Efficiency

Farbiz, Farzan ; Rosenbaum, Elyse

In: IEEE Transactions on Device and Materials Reliability, Jg. 11 (2011-09-01), S. 426-432

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The n-wells of the parasitic p-n-p-n devices found in a CMOS layout will collect excess minority carriers from the chip substrate, potentially triggering latchup. This paper presents a model for the minority carrier collection efficiency of a given substrate current injector and collector pair; the model captures the effects of spacing, supply voltage, temperature, and current level. The model further describes the quantitative reduction in collection efficiency obtained by using guard rings. A good fit of the model to measurement results is observed in four different CMOS technologies.

Titel:	Modeling and Understanding of External Latchup in CMOS Technologies—Part II: Minority Carrier Collection Efficiency
Autor/in / Beteiligte Person:	Farbiz, Farzan ; Rosenbaum, Elyse
Link:	View record in OpenAIRE (Volltext) Volltext https://doi.org/10.1109/tdmr.2011.2159505
Zeitschrift:	IEEE Transactions on Device and Materials Reliability, Jg. 11 (2011-09-01), S. 426-432
Veröffentlichung:	Institute of Electrical and Electronics Engineers (IEEE), 2011
Medientyp:	unknown
ISSN:	1530-4388 (print)
DOI:	10.1109/tdmr.2011.2159505
Schlagwort:	Engineering business.industry Semiconductor device modeling Electrical engineering Hardware_PERFORMANCEANDRELIABILITY Injector Chip Integrated circuit layout Temperature measurement Electronic, Optical and Magnetic Materials law.invention CMOS law MOSFET Hardware_INTEGRATEDCIRCUITS Electronic engineering Electrical and Electronic Engineering Safety, Risk, Reliability and Quality business Voltage
Sonstiges:	Nachgewiesen in: OpenAIRE Rights: CLOSED

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