A Calibration-Free Fractional-N ADPLL using Retiming Architecture and a 9-bit 0.3ps-INL Phase Interpolator

Shen, Zhengkun ; Liao, Huailin ; et al.

In: 2019 IEEE International Symposium on Circuits and Systems (ISCAS), 2019-05-01

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This paper presents a fractional-N all digital phase locked loop (ADPLL) using a retiming high linear digital phase interpolator (DPI), which is free from pre- and background-calibration. The DPI utilizes a charge-sharing effect insensitive charge-based structure to improve the linearity. Designed in a 40-nm CMOS technology, the proposed DPI achieves 9-bit resolution, 0.3ps integral nonlinearity (INL) and 0.083ps differential nonlinearity (DNL). The proposed ADPLL achieves −118 dBc/Hz in-band phase noise at 1MHz and −93.9dBc fractional spur with the 0.3ps nonlinearity of DPI.

Titel:	A Calibration-Free Fractional-N ADPLL using Retiming Architecture and a 9-bit 0.3ps-INL Phase Interpolator
Autor/in / Beteiligte Person:	Shen, Zhengkun ; Liao, Huailin ; Liu, Zexue ; Liu, Junhua ; Tan, Yi ; Li, Heyi ; Hao, Xiucheng ; Jiang, Haoyun ; Zhang, Zherui ; Zhou, Qiang
Link:	View record in OpenAIRE (Volltext) https://doi.org/10.1109/iscas.2019.8702316
Zeitschrift:	2019 IEEE International Symposium on Circuits and Systems (ISCAS), 2019-05-01
Veröffentlichung:	IEEE, 2019
Medientyp:	unknown
DOI:	10.1109/iscas.2019.8702316
Schlagwort:	Phase-locked loop Differential nonlinearity CMOS Integral nonlinearity Computer science 020208 electrical & electronic engineering Phase noise 0202 electrical engineering, electronic engineering, information engineering Electronic engineering dBc Linearity 02 engineering and technology Retiming
Sonstiges:	Nachgewiesen in: OpenAIRE Rights: CLOSED

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