Design and Implementation of 32-Bit MIPS RISC Processor with Flexible 5-Stage Pipelining and Dynamic Thermal Control

N J, Avinash ; Mishra, Ishani ; et al.

In: International Conference on Intelligent and Innovative Technologies in Computing, Electrical and Electronics (IITCEE); (2023-01-27) S. 846-849

Konferenz

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Titel:	Design and Implementation of 32-Bit MIPS RISC Processor with Flexible 5-Stage Pipelining and Dynamic Thermal Control
Autor/in / Beteiligte Person:	N J, Avinash ; Mishra, Ishani ; Ghorpade, Tejas C ; M, Lokesh ; H, Nishanth ; S, Manoj Kumar
Quelle:	International Conference on Intelligent and Innovative Technologies in Computing, Electrical and Electronics (IITCEE); (2023-01-27) S. 846-849
Veröffentlichung:	2023
Medientyp:	Konferenz
ISBN:	978-1-6654-9260-7 (print) ; 978-1-6654-9259-1 (print)
DOI:	10.1109/IITCEE57236.2023.10091038
Sonstiges:	Nachgewiesen in: IEEE Xplore Digital Library

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