A 10ps Jitter 2 Clock Cycle Lock Time Cmos Digital Clock Generator Based On An Interleaved Synchronous Mirror Delay Scheme

Saeki, T. ; Nakamura, H. ; et al.

In: Symposium on VLSI Circuits; (1997) S. 109-110

Konferenz

Titel:	A 10ps Jitter 2 Clock Cycle Lock Time Cmos Digital Clock Generator Based On An Interleaved Synchronous Mirror Delay Scheme
Autor/in / Beteiligte Person:	Saeki, T. ; Nakamura, H. ; Shimizu, J.
Quelle:	Symposium on VLSI Circuits; (1997) S. 109-110
Veröffentlichung:	1997
Medientyp:	Konferenz
ISBN:	4-930813-76-X (print) ; 978-4-930813-76-3 (print)
DOI:	10.1109/VLSIC.1997.623831
Sonstiges:	Nachgewiesen in: IEEE Xplore Digital Library Relation: 1997 Symposium on VLSI Circuits

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