Etude statistique et modélisation de la dégradation NBTI pour les technologies CMOS FDSOI et BULK.

L’industrie microélectronique arrive à concevoir des transistors atteignant dimensions de l’ordre de la dizaine de nanomètres. Et ce faisant elle tend atteindre ses limites en terme de réduction des dimensions des transistors CMOS. Or à ces dimensions, la fiabilité et la variabilité des dispositifs prennent une ampleur critique en ce qui concerne les prédictions de durée de vie et de garantie des composants. Parmi les aspects critiques, la dégradation NBTI (Négative Bias Temperature Instability) représente l’un des plus gros défis en termes de fiabilité. Cette dégradation tire son origine d’un piégeage de charge dans l’oxyde de grille et est responsable pour une grande partie de la dégradation des transistors. A l’aide d’un important travail expérimental, nous avons caractérisé à l’aide de mesure rapide les cinétiques de dégradation et de relaxation de la dégradation NBTI, puis nous avons travaillé sur la modélisation des phases de stress et de relaxation. Nous sommes parvenues à créer un modèle pour le stress et la relaxation que nous avons éprouvé sur un certain nombre de nœuds technologiques allant du 14nm FDSOI au 180nm Bulk. Nous avons aussi évalué l’impact de certains changements de procédées de fabrication sur la dégradation NBTI.Enfin nous proposons une étude poussée de la variabilité induite par le NBTI et du modèle DCM (Defect centric Model) permettant de modéliser cette variabilité. Nous proposons alors une correction mathématique de ce modèle, et la possibilité de le réécrire afin de pouvoir l’utiliser pour un plus grand nombre de défauts. Enfin nous mettrons ce modèle en échec sur les prédictions qu’il fait de défauts et nous proposons un nouveau modèle sous la forme d’un DCM à deux défauts ou DDCM (Dual Defect Centric Model).Mots-clés : Microélectronique, FDSOI, Bulk, variabilité, NBTI, caractérisation électrique, modélisation.

The microelectronics industry is able to design transistors reaching dimensions of the order of ten nanometers. And doing this, we reaching the limits in terms of size reduction of CMOS transistors. At these dimensions, the reliability and variability of the devices is critical in terms of lifetime prediction and component warranty. Among the critical aspects, NBTI (Negative Bias Temperature Instability) degradation represents one of the biggest challenges in terms of reliability. This degradation coming from a charge trapping in the gate oxide is responsible for a large part of the degradation of the transistors. Performing a huge experimental work based on the characterization of the kinetic of degradation and relaxation of the NBTI degradation with rapid measurements, allowing us to work on the modeling of the stress and relaxation phases of NBTI degradation. We have successfully create a model for stress and relaxation of the NBTI degradation. These models were then tested on several technological nodes from 14nm FDSOI to 180nm Bulk. We also study the impact of some process changes on NBTI degradation. Finally, we propose a detailed study of the variability induced by the NBTI and the DCM model (Defect centric Model) allowing to model this variability. We also propose a mathematical correction of this model but also another mathematical expression of this model allowing to use it for a large number of defects. Enfin, nous prouvons que DCM est défectueux dans sa prédiction du nombre de défauts et nous proposons un nouveau modèle sous la forme d'un DCM avec deux défauts ou DDCM (Dual Defect Centric Model).